見かけることの多くなってきたAMBA5（Advanced Microcontroller Bus Architecture）のAXI（Advanced eXtensible Interface）仕様について、長い仕様書を後から見に行かなくても良い程度のメモ書き。対象の仕様書はこちらのAMBA5 「AMBA AXI プロトコル仕様」です。https://ww …
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｜AMBA , 論理設計（Design）
カテゴリ： Hardware
IPベンダーから学ぶ論理回路ブロック図の書き方見直し
MIL記号（論理ゲート）で書かれた電子回路の図の書き方については、電子回路を学んだことがある方であれば少なくとも一度は学んだ経験があるのではないでしょうか？しかし、もう少し回路を俯瞰したブロック単位にもなると、論理枠から外れてくるので、見る機会は多くても途端 …
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【SystemVerilog】randomize()における制約7種類まとめ
randomize()における制約のまとめページです。SystemVerilogにおける乱数生成関数を用いたテストベンチの記述、検証において乱数への制約を適切に加えることで効率的な検証を行うことを目指します。 目次randomize()制約：記述方法3選inside：出現値（範囲）指定制約dist：出 …
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【SystemVerilog】foreachで配列に対しrandomize制約を付与
配列などの複数のデータに対してrandomizeにおける制約を適用する際、foreachを用いることで、一括で制約を加えることができます。 目次foreachによる制約実装randomize制約一覧 foreachによる制約実装ここでは、実装2行目で要素数4の配列を作成し、これらにrandomi …
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【SystemVerilog】solve-boforeでrandomize()による乱数生成順序指定
randomizeにおける制約solve-beforeを使用することで、値の組み合わせの出現確率を調節することができます。これだけ読んでもよく意味が分からないと思うので、以下で詳細をまとめます。 目次solve-beforeを使用しない場合solve-beforeを使用した場合randomize()制約一覧 …
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【SystemVerilog】if-elseでrandomize()制約の条件分岐による乱数調整
if-elseを用いることでrandomizeによる乱数生成において、条件分岐による制約（constraint）を記述することが出来ます。複数制約の重ね掛けも可能という点はimplication(->)を用いた制約と使い方が類似しているようにも思います。目次if-elseを用いた制約例randomize()制約一 …
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【SystemVerilog】implication(->)でrandomize()の複数の制約を重ね掛け
randomize()の制約の一つ、implication(->)を使うことで、制約間の関係を指定することができます。implicationという名前ですが、コード記述内では「->」のような記述方法を使います。以下でこのimplicationの使用方法についてまとめます。 目次制約implicateの使用例１制 …
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【SystemVerilog】uniqueでrandomize()による乱数関係を調整
乱数を生成するrandomize()の制約（constraint）の一つ、uniqueについて使用例をまとめます。乱数の制約uniqueは対応しているツールに制限が大きいような気がしています。少なくとも無料で使うことのできるVivado（vsim）やiverilogなどで使用していた特定のバージョンで …
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【SystemVerilog】distでrandomize()による乱数の出現確率の重みづけ
制約（constraint）の一つdistを用いて、randomize()による乱数生成における出現確率の重みづけを行います。ちなみに、distは配分（Distribution）の略のらしいです。 目次distにおける":/"と":="の違いは？dist":/"で出現確率を指定dist":="で出現確率を指定randomize()制 …
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【SystemVerilog】insideでrandomize()乱数の範囲を制限
randomize()における制約（constraint）の一つ、insideによる制約の活用方法についてまとめます。SystemVerilogでinsideというメンバシップ演算子が追加されていますが、ここで取り上げているのは乱数における制約についてとなります。 目次乱数で出現する値を直接指定乱数の …
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