Verilogで表現したい数値に応じてwireやregのビット幅を考えて手動で入力するのが面倒なので、自動で必要なビット数を割り出してくれるマクロに$clog2というものがあります。ただし、Verilog 2001以前は$clog2がサポートされていないので、自作の関数を使うことでこの問題が …